验证高速数字设计中时钟的真实抖动性能

随着高速数字设计中的数据速率不断增加，整体系统抖动阈值变得愈加严苛。这尤其适用于时钟树的各种组件，其中参考时钟、时钟缓存器和抖动衰减器的抖动阈值要求更加严苛。相位噪声分析仪具备一流的相位噪声灵敏度，是执行此类测试的首选仪器。

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时钟树

您的任务

高速数字设计中的时钟抖动测量越来越具有挑战性。例如，PCIe 5.0 的数据速率为 32 千兆传输/秒 (GT/s)，参考时钟的相应抖动阈值为 150 fs (RMS)。新发布的 PCIe 6.0 规范将数据速率提高到 64 GT/s，参考时钟的抖动阈值降低到 100 fs。相位噪声分析仪具备卓越的抖动测量性能，非常适合现代高速时钟的抖动测量。为了尽可能降低电磁干扰 (EMI) 影响，PCIe、USB 和 HDMI™ 等技术通常使用扩频时钟 (SSC) 功能，为参考时钟应用低频调频。由于 SSC 会对时钟产生额外影响，因此也需要在 SSC 开启模式下验证时钟抖动。

罗德与施瓦茨解决方案

时钟抖动测量通常包括：

测量相位噪声
基于对应的系统传递函数对相位噪声进行加权
在定义的积分范围，对加权相位噪声进行抖动积分计算

测量相位噪声

对于上升沿陡峭的时钟，时钟抖动主要取决于时钟的相位噪声。因为上升沿陡峭的时钟信号，调幅噪声受到抑制，因此通常不会影响整体时钟抖动。要准确测量时钟抖动，必须确保相位噪声测量具备较高的调幅噪声抑制。

对相位噪声进行加权

PCIe 等高速技术中的抖动测量通常需要包含发射机锁相环 (TX PLL)、接收机锁相环 (RX PLL) 和时钟数据恢复 (CDR) 传递函数的系统效应。相应的整体系统传递函数会作为加权滤波器应用于测得的相位噪声轨迹，然后在定义的积分范围内进行抖动积分计算。

加权相位噪声积分

加权相位噪声积分中，频率上限通常会达到时钟的奈奎斯特频率（时钟频率的一半），有些情况下甚至会到更高频率。在这种情况下，也需要在更高的频率偏移下测量相位噪声。

PCIe 参考时钟抖动测量（SSC 开启模式）。

不具备 SSC 的 PCIe 时钟：相位噪声和加权抖动。

具备 SSC 的 PCIe 时钟：相位噪声。

R&S®FSWP 相位噪声分析仪和 VCO 测试仪采用数字解调器架构，因此可以并行测量相位噪声和调幅噪声，并在相位噪声测量中提供优异的调幅噪声抑制。这种架构还可以在 SSC 开启模式下测量参考时钟。该仪器还具备业内一流的相位噪声灵敏度，并且可以添加 R&S®FSWP-B60 或 R&S®FSWP-B61 选件以实现互相关，以便进一步提高灵敏度。此外，R&S®FSWP-B1 选件还可为该仪器提供完整的频谱与信号分析仪功能，可用于分析复杂的时钟树结构中的耦合效应。

按照 PCIe 5.0 规范要求，共针对 32 GT/s 数据速率定义了 16 种不同的系统传递函数。每种函数的加权抖动结果都需要低于 150 fs 的阈值。在 SSC 开启模式下，在应用加权和抖动积分之前，需要消除高达 2 MHz 的 SSC 杂散（基波和谐波）。为便于处理，本应用说明页面提供可供下载的外部工具。该工具能够自动执行测量和数据后处理，包括 SSC 杂散消除、加权处理、抖动积分和确定各种系统传递函数中的最大抖动结果。它支持 R&S®FSWP（需要 R&S®FSWP-B60 或 R&S®FSWP-B61 选件）和 R&S®FSPN，并符合包括 PCIe 6.0 在内的各版 PCIe 规范。